Dario Nieuwenhuis
GitHub
commit
68a345eff8
@ -1,5 +1,5 @@
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[target.'cfg(all(target_arch = "arm", target_os = "none"))']
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[target.'cfg(all(target_arch = "arm", target_os = "none"))']
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runner = "probe-run --chip STM32F411CEUx --defmt"
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runner = "probe-run --chip STM32F401CCUx --defmt"
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rustflags = [
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rustflags = [
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# LLD (shipped with the Rust toolchain) is used as the default linker
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# LLD (shipped with the Rust toolchain) is used as the default linker
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@ -18,7 +18,7 @@ defmt-error = []
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[dependencies]
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[dependencies]
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embassy = { version = "0.1.0", path = "../embassy", features = ["defmt", "defmt-trace"] }
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embassy = { version = "0.1.0", path = "../embassy", features = ["defmt", "defmt-trace"] }
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embassy-stm32f4 = { version = "*", path = "../embassy-stm32f4", features = ["stm32f405"] }
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embassy-stm32f4 = { version = "*", path = "../embassy-stm32f4", features = ["stm32f401"] }
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defmt = "0.1.3"
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defmt = "0.1.3"
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defmt-rtt = "0.1.0"
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defmt-rtt = "0.1.0"
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@ -27,6 +27,6 @@ cortex-m = "0.7.1"
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cortex-m-rt = "0.6.13"
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cortex-m-rt = "0.6.13"
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embedded-hal = { version = "0.2.4" }
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embedded-hal = { version = "0.2.4" }
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panic-probe = "0.1.0"
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panic-probe = "0.1.0"
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stm32f4xx-hal = { version = "0.8.3", features = ["rt", "stm32f405"], git = "https://github.com/stm32-rs/stm32f4xx-hal.git"}
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stm32f4xx-hal = { version = "0.8.3", features = ["rt", "stm32f401"], git = "https://github.com/stm32-rs/stm32f4xx-hal.git"}
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futures = { version = "0.3.8", default-features = false, features = ["async-await"] }
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futures = { version = "0.3.8", default-features = false, features = ["async-await"] }
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rtt-target = { version = "0.3", features = ["cortex-m"] }
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rtt-target = { version = "0.3", features = ["cortex-m"] }
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65
embassy-stm32f4-examples/src/bin/rtc_async.rs
Normal file
65
embassy-stm32f4-examples/src/bin/rtc_async.rs
Normal file
@ -0,0 +1,65 @@
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#![no_std]
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#![no_main]
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#![feature(type_alias_impl_trait)]
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#[path = "../example_common.rs"]
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mod example_common;
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use example_common::*;
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use cortex_m_rt::entry;
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use defmt::panic;
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use embassy::executor::{task, Executor};
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use embassy::time::{Duration, Timer};
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use embassy::util::Forever;
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use embassy_stm32f4::{interrupt, pac, rtc};
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use stm32f4xx_hal::prelude::*;
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#[task]
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async fn run1() {
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loop {
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info!("BIG INFREQUENT TICK");
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Timer::after(Duration::from_ticks(32768 * 2)).await;
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}
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}
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#[task]
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async fn run2() {
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|
loop {
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|
info!("tick");
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||||||
|
Timer::after(Duration::from_ticks(13000)).await;
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|
}
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}
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static RTC: Forever<rtc::RTC<pac::TIM2>> = Forever::new();
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static ALARM: Forever<rtc::Alarm<pac::TIM2>> = Forever::new();
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static EXECUTOR: Forever<Executor> = Forever::new();
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#[entry]
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fn main() -> ! {
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info!("Hello World!");
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let p = unwrap!(pac::Peripherals::take());
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p.RCC.ahb1enr.modify(|_, w| w.dma1en().enabled());
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let rcc = p.RCC.constrain();
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let clocks = rcc.cfgr.freeze();
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p.DBGMCU.cr.modify(|_, w| {
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w.dbg_sleep().set_bit();
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w.dbg_standby().set_bit();
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w.dbg_stop().set_bit()
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});
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let rtc = RTC.put(rtc::RTC::new(p.TIM2, interrupt::take!(TIM2), clocks));
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rtc.start();
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unsafe { embassy::time::set_clock(rtc) };
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let alarm = ALARM.put(rtc.alarm1());
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let executor = EXECUTOR.put(Executor::new());
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executor.set_alarm(alarm);
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executor.run(|spawner| {
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unwrap!(spawner.spawn(run1()));
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|
unwrap!(spawner.spawn(run2()));
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|
});
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}
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@ -94,6 +94,66 @@ where
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}
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}
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}
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}
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#[cfg(feature = "stm32f401")]
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mod irqs {
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use super::*;
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declare!(PVD);
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declare!(TAMP_STAMP);
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declare!(RTC_WKUP);
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declare!(FLASH);
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declare!(RCC);
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declare!(EXTI0);
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declare!(EXTI1);
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declare!(EXTI2);
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declare!(EXTI3);
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declare!(EXTI4);
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declare!(DMA1_STREAM0);
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declare!(DMA1_STREAM1);
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declare!(DMA1_STREAM2);
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declare!(DMA1_STREAM3);
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declare!(DMA1_STREAM4);
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|
declare!(DMA1_STREAM5);
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|
declare!(DMA1_STREAM6);
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|
declare!(ADC);
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|
declare!(EXTI9_5);
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|
declare!(TIM1_BRK_TIM9);
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|
declare!(TIM1_UP_TIM10);
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|
declare!(TIM1_TRG_COM_TIM11);
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|
declare!(TIM1_CC);
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|
declare!(TIM2);
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|
declare!(TIM3);
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declare!(TIM4);
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declare!(I2C1_EV);
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declare!(I2C1_ER);
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|
declare!(I2C2_EV);
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|
declare!(I2C2_ER);
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|
declare!(SPI1);
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|
declare!(SPI2);
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declare!(USART1);
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declare!(USART2);
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declare!(EXTI15_10);
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declare!(RTC_ALARM);
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declare!(OTG_FS_WKUP);
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declare!(DMA1_STREAM7);
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declare!(SDIO);
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declare!(TIM5);
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declare!(SPI3);
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|
declare!(DMA2_STREAM0);
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|
declare!(DMA2_STREAM1);
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|
declare!(DMA2_STREAM2);
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|
declare!(DMA2_STREAM3);
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|
declare!(DMA2_STREAM4);
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|
declare!(OTG_FS);
|
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|
declare!(DMA2_STREAM5);
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|
declare!(DMA2_STREAM6);
|
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|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
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|
declare!(I2C3_EV);
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|
declare!(I2C3_ER);
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|
declare!(FPU);
|
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|
declare!(SPI4);
|
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|
}
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|
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#[cfg(feature = "stm32f405")]
|
#[cfg(feature = "stm32f405")]
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mod irqs {
|
mod irqs {
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use super::*;
|
use super::*;
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@ -190,6 +250,155 @@ mod irqs {
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// declare!(DMA2D);
|
// declare!(DMA2D);
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}
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}
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#[cfg(feature = "stm32f407")]
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|
mod irqs {
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|
use super::*;
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|
declare!(WWDG);
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|
declare!(PVD);
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|
declare!(TAMP_STAMP);
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declare!(RTC_WKUP);
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declare!(RCC);
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declare!(EXTI0);
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declare!(EXTI1);
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declare!(EXTI2);
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|
declare!(EXTI3);
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|
declare!(EXTI4);
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|
declare!(DMA1_STREAM0);
|
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|
declare!(DMA1_STREAM1);
|
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|
declare!(DMA1_STREAM2);
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|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
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|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
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|
declare!(ADC);
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|
declare!(CAN1_TX);
|
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|
declare!(CAN1_RX0);
|
||||||
|
declare!(CAN1_RX1);
|
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|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
|
||||||
|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
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|
declare!(TIM1_CC);
|
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|
declare!(TIM2);
|
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|
declare!(TIM3);
|
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|
declare!(TIM4);
|
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|
declare!(I2C1_EV);
|
||||||
|
declare!(I2C1_ER);
|
||||||
|
declare!(I2C2_EV);
|
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|
declare!(I2C2_ER);
|
||||||
|
declare!(SPI1);
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|
declare!(SPI2);
|
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|
declare!(USART1);
|
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|
declare!(USART2);
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|
declare!(USART3);
|
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|
declare!(EXTI15_10);
|
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|
declare!(RTC_ALARM);
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|
declare!(OTG_FS_WKUP);
|
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|
declare!(TIM8_BRK_TIM12);
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|
declare!(TIM8_UP_TIM13);
|
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|
declare!(TIM8_TRG_COM_TIM14);
|
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|
declare!(TIM8_CC);
|
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|
declare!(DMA1_STREAM7);
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|
declare!(FSMC);
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|
declare!(SDIO);
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|
declare!(TIM5);
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|
declare!(SPI3);
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|
declare!(UART4);
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|
declare!(UART5);
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|
declare!(TIM6_DAC);
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|
declare!(TIM7);
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|
declare!(DMA2_STREAM0);
|
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|
declare!(DMA2_STREAM1);
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|
declare!(DMA2_STREAM2);
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|
declare!(DMA2_STREAM3);
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|
declare!(DMA2_STREAM4);
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|
declare!(ETH);
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|
declare!(ETH_WKUP);
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|
declare!(CAN2_TX);
|
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|
declare!(CAN2_RX0);
|
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|
declare!(CAN2_RX1);
|
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|
declare!(CAN2_SCE);
|
||||||
|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
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|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
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|
declare!(OTG_HS_EP1_OUT);
|
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|
declare!(OTG_HS_EP1_IN);
|
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|
declare!(OTG_HS_WKUP);
|
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|
declare!(OTG_HS);
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|
declare!(DCMI);
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declare!(CRYP);
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declare!(HASH_RNG);
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declare!(FPU);
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declare!(LCD_TFT);
|
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|
declare!(LCD_TFT_1);
|
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|
}
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#[cfg(feature = "stm32f410")]
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mod irqs {
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use super::*;
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|
declare!(WWDG);
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|
declare!(PVD);
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|
declare!(TAMP_STAMP);
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|
declare!(RTC_WKUP);
|
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|
declare!(FLASH);
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declare!(RCC);
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|
declare!(EXTI0);
|
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|
declare!(EXTI1);
|
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|
declare!(EXTI2);
|
||||||
|
declare!(EXTI3);
|
||||||
|
declare!(EXTI4);
|
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|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
||||||
|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
||||||
|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
||||||
|
declare!(ADC);
|
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|
declare!(EXTI9_5);
|
||||||
|
declare!(TIM1_BRK_TIM9);
|
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|
declare!(PWM1_UP);
|
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|
declare!(TIM1_TRG_COM_TIM11);
|
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|
declare!(TIM1_CC);
|
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|
declare!(I2C1_EV);
|
||||||
|
declare!(I2C1_ER);
|
||||||
|
declare!(I2C2_EV);
|
||||||
|
declare!(I2C2_ER);
|
||||||
|
declare!(SPI1);
|
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|
declare!(SPI2);
|
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|
declare!(USART1);
|
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|
declare!(USART2);
|
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|
declare!(EXTI15_10);
|
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|
declare!(RTC_ALARM);
|
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|
declare!(DMA1_STREAM7);
|
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|
declare!(TIM5);
|
||||||
|
declare!(TIM6_DAC1);
|
||||||
|
declare!(DMA2_STREAM0);
|
||||||
|
declare!(DMA2_STREAM1);
|
||||||
|
declare!(DMA2_STREAM2);
|
||||||
|
declare!(DMA2_STREAM3);
|
||||||
|
declare!(DMA2_STREAM4);
|
||||||
|
declare!(EXTI19);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
||||||
|
declare!(EXTI20);
|
||||||
|
declare!(RNG);
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|
declare!(FPU);
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|
declare!(SPI5);
|
||||||
|
declare!(I2C4_EV);
|
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|
declare!(I2C4_ER);
|
||||||
|
declare!(LPTIM1);
|
||||||
|
}
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||||||
|
|
||||||
#[cfg(feature = "stm32f411")]
|
#[cfg(feature = "stm32f411")]
|
||||||
mod irqs {
|
mod irqs {
|
||||||
use super::*;
|
use super::*;
|
||||||
@ -253,4 +462,566 @@ mod irqs {
|
|||||||
declare!(SPI5);
|
declare!(SPI5);
|
||||||
}
|
}
|
||||||
|
|
||||||
|
#[cfg(feature = "stm32f412")]
|
||||||
|
mod irqs {
|
||||||
|
use super::*;
|
||||||
|
|
||||||
|
declare!(WWDG);
|
||||||
|
declare!(PVD);
|
||||||
|
declare!(TAMP_STAMP);
|
||||||
|
declare!(RTC_WKUP);
|
||||||
|
declare!(FLASH);
|
||||||
|
declare!(RCC);
|
||||||
|
declare!(EXTI0);
|
||||||
|
declare!(EXTI1);
|
||||||
|
declare!(EXTI2);
|
||||||
|
declare!(EXTI3);
|
||||||
|
declare!(EXTI4);
|
||||||
|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
||||||
|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
||||||
|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
||||||
|
declare!(ADC);
|
||||||
|
declare!(CAN1_TX);
|
||||||
|
declare!(CAN1_RX0);
|
||||||
|
declare!(CAN1_RX1);
|
||||||
|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
|
||||||
|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
||||||
|
declare!(TIM1_CC);
|
||||||
|
declare!(TIM2);
|
||||||
|
declare!(TIM3);
|
||||||
|
declare!(TIM4);
|
||||||
|
declare!(I2C1_EV);
|
||||||
|
declare!(I2C1_ER);
|
||||||
|
declare!(I2C2_EV);
|
||||||
|
declare!(I2C2_ER);
|
||||||
|
declare!(SPI1);
|
||||||
|
declare!(SPI2);
|
||||||
|
declare!(USART1);
|
||||||
|
declare!(USART2);
|
||||||
|
declare!(USART3);
|
||||||
|
declare!(EXTI15_10);
|
||||||
|
declare!(RTC_ALARM);
|
||||||
|
declare!(OTG_FS_WKUP);
|
||||||
|
declare!(TIM12);
|
||||||
|
declare!(TIM13);
|
||||||
|
declare!(TIM14);
|
||||||
|
declare!(TIM8_CC);
|
||||||
|
declare!(DMA1_STREAM7);
|
||||||
|
declare!(FSMC);
|
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|
declare!(SDIO);
|
||||||
|
declare!(TIM5);
|
||||||
|
declare!(SPI3);
|
||||||
|
declare!(TIM6_DACUNDER);
|
||||||
|
declare!(TIM7);
|
||||||
|
declare!(DMA2_STREAM0);
|
||||||
|
declare!(DMA2_STREAM1);
|
||||||
|
declare!(DMA2_STREAM2);
|
||||||
|
declare!(DMA2_STREAM3);
|
||||||
|
declare!(DMA2_STREAM4);
|
||||||
|
declare!(DFSDM1_FLT0);
|
||||||
|
declare!(DFSDM1_FLT1);
|
||||||
|
declare!(CAN2_TX);
|
||||||
|
declare!(CAN2_RX0);
|
||||||
|
declare!(CAN2_RX1);
|
||||||
|
declare!(CAN2_SCE);
|
||||||
|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
||||||
|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
||||||
|
declare!(HASH_RNG);
|
||||||
|
declare!(FPU);
|
||||||
|
declare!(SPI4);
|
||||||
|
declare!(SPI5);
|
||||||
|
declare!(QUAD_SPI);
|
||||||
|
declare!(I2CFMP1_EVENT);
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|
declare!(I2CFMP1_ERROR);
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|
}
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#[cfg(feature = "stm32f413")]
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mod irqs {
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use super::*;
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|
declare!(PVD);
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declare!(TAMP_STAMP);
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declare!(RTC_WKUP);
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declare!(FLASH);
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declare!(RCC);
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declare!(EXTI0);
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declare!(EXTI1);
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declare!(EXTI2);
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declare!(EXTI3);
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declare!(EXTI4);
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declare!(DMA1_STREAM0);
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declare!(DMA1_STREAM1);
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|
declare!(DMA1_STREAM2);
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|
declare!(DMA1_STREAM3);
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|
declare!(DMA1_STREAM4);
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|
declare!(DMA1_STREAM5);
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|
declare!(DMA1_STREAM6);
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|
declare!(ADC);
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|
declare!(CAN1_TX);
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|
declare!(CAN1_RX0);
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|
declare!(CAN1_RX1);
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|
declare!(CAN1_SCE);
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|
declare!(EXTI9_5);
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|
declare!(TIM1_BRK_TIM9);
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||||||
|
declare!(TIM1_UP_TIM10);
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|
declare!(TIM1_TRG_COM_TIM11);
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|
declare!(TIM1_CC);
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|
declare!(TIM2);
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|
declare!(TIM3);
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|
declare!(TIM4);
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|
declare!(I2C1_EVT);
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|
declare!(I2C1_ERR);
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|
declare!(I2C2_EVT);
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|
declare!(I2C2_ERR);
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|
declare!(SPI1);
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|
declare!(SPI2);
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|
declare!(USART1);
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|
declare!(USART2);
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declare!(USART3);
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|
declare!(EXTI15_10);
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|
declare!(EXTI17_RTC_ALARM);
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|
declare!(TIM8_BRK_TIM12);
|
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|
declare!(TIM8_UP_TIM13);
|
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|
declare!(TIM8_TRG_COM_TIM14);
|
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|
declare!(TIM8_CC);
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|
declare!(DMA1_STREAM7);
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declare!(FSMC);
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declare!(SDIO);
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declare!(TIM5);
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declare!(SPI3);
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declare!(USART4);
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declare!(UART5);
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|
declare!(TIM6_GLB_IT_DAC1_DAC2);
|
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|
declare!(TIM7);
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|
declare!(DMA2_STREAM0);
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|
declare!(DMA2_STREAM1);
|
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|
declare!(DMA2_STREAM2);
|
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|
declare!(DMA2_STREAM3);
|
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|
declare!(DMA2_STREAM4);
|
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|
declare!(DFSDM1_FLT0);
|
||||||
|
declare!(DFSDM1_FLT1);
|
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|
declare!(CAN2_TX);
|
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|
declare!(CAN2_RX0);
|
||||||
|
declare!(CAN2_RX1);
|
||||||
|
declare!(CAN2_SCE);
|
||||||
|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
||||||
|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
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|
declare!(CAN3_TX);
|
||||||
|
declare!(CAN3_RX0);
|
||||||
|
declare!(CAN3_RX1);
|
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|
declare!(CAN3_SCE);
|
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|
declare!(CRYPTO);
|
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|
declare!(RNG);
|
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|
declare!(FPU);
|
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|
declare!(USART7);
|
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|
declare!(USART8);
|
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|
declare!(SPI4);
|
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|
declare!(SPI5);
|
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|
declare!(SAI1);
|
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|
declare!(UART9);
|
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|
declare!(UART10);
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|
declare!(QUADSPI);
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|
declare!(I2CFMP1EVENT);
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|
declare!(I2CFMP1ERROR);
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|
declare!(LPTIM1_OR_IT_EIT_23);
|
||||||
|
declare!(DFSDM2_FILTER1);
|
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|
declare!(DFSDM2_FILTER2);
|
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|
declare!(DFSDM2_FILTER3);
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||||||
|
declare!(DFSDM2_FILTER4);
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|
}
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|
|
||||||
|
#[cfg(feature = "stm32f427")]
|
||||||
|
mod irqs {
|
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|
use super::*;
|
||||||
|
|
||||||
|
declare!(WWDG);
|
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|
declare!(PVD);
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|
declare!(TAMP_STAMP);
|
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|
declare!(RTC_WKUP);
|
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|
declare!(FLASH);
|
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|
declare!(RCC);
|
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|
declare!(EXTI0);
|
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|
declare!(EXTI1);
|
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|
declare!(EXTI2);
|
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|
declare!(EXTI3);
|
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|
declare!(EXTI4);
|
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|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
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|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
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|
declare!(DMA1_STREAM5);
|
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|
declare!(DMA1_STREAM6);
|
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|
declare!(ADC);
|
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|
declare!(CAN1_TX);
|
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|
declare!(CAN1_RX0);
|
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|
declare!(CAN1_RX1);
|
||||||
|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
|
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|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
||||||
|
declare!(TIM1_CC);
|
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|
declare!(TIM2);
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|
declare!(TIM3);
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|
declare!(TIM4);
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|
declare!(I2C1_EV);
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|
declare!(I2C1_ER);
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|
declare!(I2C2_EV);
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|
declare!(I2C2_ER);
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|
declare!(SPI1);
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|
declare!(SPI2);
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|
declare!(USART1);
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|
declare!(USART2);
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|
declare!(USART3);
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|
declare!(EXTI15_10);
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|
declare!(RTC_ALARM);
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||||||
|
declare!(OTG_FS_WKUP);
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|
declare!(TIM8_BRK_TIM12);
|
||||||
|
declare!(TIM8_UP_TIM13);
|
||||||
|
declare!(TIM8_TRG_COM_TIM14);
|
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|
declare!(TIM8_CC);
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|
declare!(DMA1_STREAM7);
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|
declare!(FMC);
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|
declare!(SDIO);
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|
declare!(TIM5);
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|
declare!(SPI3);
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|
declare!(UART4);
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|
declare!(UART5);
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|
declare!(TIM6_DAC);
|
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|
declare!(TIM7);
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|
declare!(DMA2_STREAM0);
|
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|
declare!(DMA2_STREAM1);
|
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|
declare!(DMA2_STREAM2);
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|
declare!(DMA2_STREAM3);
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|
declare!(DMA2_STREAM4);
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|
declare!(ETH);
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|
declare!(ETH_WKUP);
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|
declare!(CAN2_TX);
|
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|
declare!(CAN2_RX0);
|
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|
declare!(CAN2_RX1);
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|
declare!(CAN2_SCE);
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|
declare!(OTG_FS);
|
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|
declare!(DMA2_STREAM5);
|
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|
declare!(DMA2_STREAM6);
|
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|
declare!(DMA2_STREAM7);
|
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|
declare!(USART6);
|
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|
declare!(I2C3_EV);
|
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|
declare!(I2C3_ER);
|
||||||
|
declare!(OTG_HS_EP1_OUT);
|
||||||
|
declare!(OTG_HS_EP1_IN);
|
||||||
|
declare!(OTG_HS_WKUP);
|
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|
declare!(OTG_HS);
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|
declare!(DCMI);
|
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|
declare!(CRYP);
|
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|
declare!(HASH_RNG);
|
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|
declare!(FPU);
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|
declare!(UART7);
|
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|
declare!(UART8);
|
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|
declare!(SPI4);
|
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|
declare!(SPI5);
|
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|
declare!(SPI6);
|
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|
declare!(LCD_TFT);
|
||||||
|
declare!(LCD_TFT_1);
|
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|
}
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|
|
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|
#[cfg(feature = "stm32f429")]
|
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|
mod irqs {
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|
use super::*;
|
||||||
|
|
||||||
|
declare!(WWDG);
|
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|
declare!(PVD);
|
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|
declare!(TAMP_STAMP);
|
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|
declare!(RTC_WKUP);
|
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|
declare!(FLASH);
|
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|
declare!(RCC);
|
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|
declare!(EXTI0);
|
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|
declare!(EXTI1);
|
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|
declare!(EXTI2);
|
||||||
|
declare!(EXTI3);
|
||||||
|
declare!(EXTI4);
|
||||||
|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
||||||
|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
||||||
|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
||||||
|
declare!(ADC);
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|
declare!(CAN1_TX);
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||||||
|
declare!(CAN1_RX0);
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||||||
|
declare!(CAN1_RX1);
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||||||
|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
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||||||
|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
||||||
|
declare!(TIM1_CC);
|
||||||
|
declare!(TIM2);
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|
declare!(TIM3);
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|
declare!(TIM4);
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|
declare!(I2C1_EV);
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|
declare!(I2C1_ER);
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|
declare!(I2C2_EV);
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|
declare!(I2C2_ER);
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|
declare!(SPI1);
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|
declare!(SPI2);
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|
declare!(USART1);
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|
declare!(USART2);
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|
declare!(USART3);
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|
declare!(EXTI15_10);
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||||||
|
declare!(RTC_ALARM);
|
||||||
|
declare!(OTG_FS_WKUP);
|
||||||
|
declare!(TIM8_BRK_TIM12);
|
||||||
|
declare!(TIM8_UP_TIM13);
|
||||||
|
declare!(TIM8_TRG_COM_TIM14);
|
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|
declare!(TIM8_CC);
|
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|
declare!(DMA1_STREAM7);
|
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|
declare!(FMC);
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|
declare!(SDIO);
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|
declare!(TIM5);
|
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|
declare!(SPI3);
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|
declare!(UART4);
|
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|
declare!(UART5);
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|
declare!(TIM6_DAC);
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|
declare!(TIM7);
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|
declare!(DMA2_STREAM0);
|
||||||
|
declare!(DMA2_STREAM1);
|
||||||
|
declare!(DMA2_STREAM2);
|
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|
declare!(DMA2_STREAM3);
|
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|
declare!(DMA2_STREAM4);
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|
declare!(ETH);
|
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|
declare!(ETH_WKUP);
|
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|
declare!(CAN2_TX);
|
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|
declare!(CAN2_RX0);
|
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|
declare!(CAN2_RX1);
|
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|
declare!(CAN2_SCE);
|
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|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
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|
declare!(DMA2_STREAM6);
|
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|
declare!(DMA2_STREAM7);
|
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|
declare!(USART6);
|
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|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
||||||
|
declare!(OTG_HS_EP1_OUT);
|
||||||
|
declare!(OTG_HS_EP1_IN);
|
||||||
|
declare!(OTG_HS_WKUP);
|
||||||
|
declare!(OTG_HS);
|
||||||
|
declare!(DCMI);
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||||||
|
declare!(CRYP);
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|
declare!(HASH_RNG);
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|
declare!(FPU);
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|
declare!(UART7);
|
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|
declare!(UART8);
|
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|
declare!(SPI4);
|
||||||
|
declare!(SPI5);
|
||||||
|
declare!(SPI6);
|
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|
declare!(SAI1);
|
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|
declare!(LCD_TFT);
|
||||||
|
declare!(LCD_TFT_1);
|
||||||
|
declare!(DMA2D);
|
||||||
|
}
|
||||||
|
|
||||||
|
#[cfg(feature = "stm32f446")]
|
||||||
|
mod irqs {
|
||||||
|
use super::*;
|
||||||
|
|
||||||
|
declare!(WWDG);
|
||||||
|
declare!(TAMP_STAMP);
|
||||||
|
declare!(RTC_WKUP);
|
||||||
|
declare!(FLASH);
|
||||||
|
declare!(RCC);
|
||||||
|
declare!(EXTI0);
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|
declare!(EXTI1);
|
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|
declare!(EXTI2);
|
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|
declare!(EXTI3);
|
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|
declare!(EXTI4);
|
||||||
|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
||||||
|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
||||||
|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
||||||
|
declare!(ADC);
|
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|
declare!(CAN1_TX);
|
||||||
|
declare!(CAN1_RX0);
|
||||||
|
declare!(CAN1_RX1);
|
||||||
|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
|
||||||
|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
||||||
|
declare!(TIM1_CC);
|
||||||
|
declare!(TIM2);
|
||||||
|
declare!(TIM3);
|
||||||
|
declare!(TIM4);
|
||||||
|
declare!(I2C1_EV);
|
||||||
|
declare!(I2C1_ER);
|
||||||
|
declare!(I2C2_EV);
|
||||||
|
declare!(I2C2_ER);
|
||||||
|
declare!(SPI1);
|
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|
declare!(SPI2);
|
||||||
|
declare!(USART1);
|
||||||
|
declare!(USART2);
|
||||||
|
declare!(USART3);
|
||||||
|
declare!(EXTI15_10);
|
||||||
|
declare!(RTC_ALARM);
|
||||||
|
declare!(OTG_FS_WKUP);
|
||||||
|
declare!(TIM8_BRK_TIM12);
|
||||||
|
declare!(TIM8_UP_TIM13);
|
||||||
|
declare!(TIM8_TRG_COM_TIM14);
|
||||||
|
declare!(TIM8_CC);
|
||||||
|
declare!(DMA1_STREAM7);
|
||||||
|
declare!(FMC);
|
||||||
|
declare!(SDIO);
|
||||||
|
declare!(TIM5);
|
||||||
|
declare!(SPI3);
|
||||||
|
declare!(UART4);
|
||||||
|
declare!(UART5);
|
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|
declare!(TIM6_DAC);
|
||||||
|
declare!(TIM7);
|
||||||
|
declare!(DMA2_STREAM0);
|
||||||
|
declare!(DMA2_STREAM1);
|
||||||
|
declare!(DMA2_STREAM2);
|
||||||
|
declare!(DMA2_STREAM3);
|
||||||
|
declare!(DMA2_STREAM4);
|
||||||
|
declare!(ETH);
|
||||||
|
declare!(ETH_WKUP);
|
||||||
|
declare!(CAN2_TX);
|
||||||
|
declare!(CAN2_RX0);
|
||||||
|
declare!(CAN2_RX1);
|
||||||
|
declare!(CAN2_SCE);
|
||||||
|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
||||||
|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
||||||
|
declare!(DCMI);
|
||||||
|
declare!(FPU);
|
||||||
|
declare!(UART7);
|
||||||
|
declare!(UART8);
|
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|
declare!(SPI4);
|
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|
declare!(LCD_TFT);
|
||||||
|
declare!(LCD_TFT_1);
|
||||||
|
}
|
||||||
|
|
||||||
|
#[cfg(feature = "stm32f469")]
|
||||||
|
mod irqs {
|
||||||
|
use super::*;
|
||||||
|
|
||||||
|
declare!(WWDG);
|
||||||
|
declare!(PVD);
|
||||||
|
declare!(TAMP_STAMP);
|
||||||
|
declare!(RTC_WKUP);
|
||||||
|
declare!(FLASH);
|
||||||
|
declare!(RCC);
|
||||||
|
declare!(EXTI0);
|
||||||
|
declare!(EXTI1);
|
||||||
|
declare!(EXTI2);
|
||||||
|
declare!(EXTI3);
|
||||||
|
declare!(EXTI4);
|
||||||
|
declare!(DMA1_STREAM0);
|
||||||
|
declare!(DMA1_STREAM1);
|
||||||
|
declare!(DMA1_STREAM2);
|
||||||
|
declare!(DMA1_STREAM3);
|
||||||
|
declare!(DMA1_STREAM4);
|
||||||
|
declare!(DMA1_STREAM5);
|
||||||
|
declare!(DMA1_STREAM6);
|
||||||
|
declare!(ADC);
|
||||||
|
declare!(CAN1_TX);
|
||||||
|
declare!(CAN1_RX0);
|
||||||
|
declare!(CAN1_RX1);
|
||||||
|
declare!(CAN1_SCE);
|
||||||
|
declare!(EXTI9_5);
|
||||||
|
declare!(TIM1_BRK_TIM9);
|
||||||
|
declare!(TIM1_UP_TIM10);
|
||||||
|
declare!(TIM1_TRG_COM_TIM11);
|
||||||
|
declare!(TIM1_CC);
|
||||||
|
declare!(TIM2);
|
||||||
|
declare!(TIM3);
|
||||||
|
declare!(TIM4);
|
||||||
|
declare!(I2C1_EV);
|
||||||
|
declare!(I2C1_ER);
|
||||||
|
declare!(I2C2_EV);
|
||||||
|
declare!(I2C2_ER);
|
||||||
|
declare!(SPI1);
|
||||||
|
declare!(SPI2);
|
||||||
|
declare!(USART1);
|
||||||
|
declare!(USART2);
|
||||||
|
declare!(USART3);
|
||||||
|
declare!(EXTI15_10);
|
||||||
|
declare!(RTC_ALARM);
|
||||||
|
declare!(OTG_FS_WKUP);
|
||||||
|
declare!(TIM8_BRK_TIM12);
|
||||||
|
declare!(TIM8_UP_TIM13);
|
||||||
|
declare!(TIM8_TRG_COM_TIM14);
|
||||||
|
declare!(TIM8_CC);
|
||||||
|
declare!(DMA1_STREAM7);
|
||||||
|
declare!(FMC);
|
||||||
|
declare!(SDIO);
|
||||||
|
declare!(TIM5);
|
||||||
|
declare!(SPI3);
|
||||||
|
declare!(UART4);
|
||||||
|
declare!(UART5);
|
||||||
|
declare!(TIM6_DAC);
|
||||||
|
declare!(TIM7);
|
||||||
|
declare!(DMA2_STREAM0);
|
||||||
|
declare!(DMA2_STREAM1);
|
||||||
|
declare!(DMA2_STREAM2);
|
||||||
|
declare!(DMA2_STREAM3);
|
||||||
|
declare!(DMA2_STREAM4);
|
||||||
|
declare!(ETH);
|
||||||
|
declare!(ETH_WKUP);
|
||||||
|
declare!(CAN2_TX);
|
||||||
|
declare!(CAN2_RX0);
|
||||||
|
declare!(CAN2_RX1);
|
||||||
|
declare!(CAN2_SCE);
|
||||||
|
declare!(OTG_FS);
|
||||||
|
declare!(DMA2_STREAM5);
|
||||||
|
declare!(DMA2_STREAM6);
|
||||||
|
declare!(DMA2_STREAM7);
|
||||||
|
declare!(USART6);
|
||||||
|
declare!(I2C3_EV);
|
||||||
|
declare!(I2C3_ER);
|
||||||
|
declare!(OTG_HS_EP1_OUT);
|
||||||
|
declare!(OTG_HS_EP1_IN);
|
||||||
|
declare!(OTG_HS_WKUP);
|
||||||
|
declare!(OTG_HS);
|
||||||
|
declare!(DCMI);
|
||||||
|
declare!(CRYP);
|
||||||
|
declare!(HASH_RNG);
|
||||||
|
declare!(FPU);
|
||||||
|
declare!(UART7);
|
||||||
|
declare!(UART8);
|
||||||
|
declare!(SPI4);
|
||||||
|
declare!(SPI5);
|
||||||
|
declare!(SPI6);
|
||||||
|
declare!(SAI1);
|
||||||
|
declare!(LCD_TFT);
|
||||||
|
declare!(LCD_TFT_1);
|
||||||
|
declare!(DMA2D);
|
||||||
|
declare!(QUADSPI);
|
||||||
|
declare!(DSIHOST);
|
||||||
|
}
|
||||||
|
|
||||||
pub use irqs::*;
|
pub use irqs::*;
|
||||||
|
|||||||
@ -312,6 +312,7 @@ pub(crate) mod fmt;
|
|||||||
|
|
||||||
pub mod exti;
|
pub mod exti;
|
||||||
pub mod interrupt;
|
pub mod interrupt;
|
||||||
|
pub mod rtc;
|
||||||
pub mod serial;
|
pub mod serial;
|
||||||
|
|
||||||
pub use cortex_m_rt::interrupt;
|
pub use cortex_m_rt::interrupt;
|
||||||
|
|||||||
505
embassy-stm32f4/src/rtc.rs
Normal file
505
embassy-stm32f4/src/rtc.rs
Normal file
@ -0,0 +1,505 @@
|
|||||||
|
use core::cell::Cell;
|
||||||
|
use core::convert::TryInto;
|
||||||
|
use core::sync::atomic::{compiler_fence, AtomicU32, Ordering};
|
||||||
|
|
||||||
|
use embassy::time::{Clock, TICKS_PER_SECOND};
|
||||||
|
use stm32f4xx_hal::bb;
|
||||||
|
use stm32f4xx_hal::rcc::Clocks;
|
||||||
|
|
||||||
|
use crate::interrupt;
|
||||||
|
use crate::interrupt::{CriticalSection, Mutex, OwnedInterrupt};
|
||||||
|
|
||||||
|
// RTC timekeeping works with something we call "periods", which are time intervals
|
||||||
|
// of 2^15 ticks. The RTC counter value is 16 bits, so one "overflow cycle" is 2 periods.
|
||||||
|
//
|
||||||
|
// A `period` count is maintained in parallel to the RTC hardware `counter`, like this:
|
||||||
|
// - `period` and `counter` start at 0
|
||||||
|
// - `period` is incremented on overflow (at counter value 0)
|
||||||
|
// - `period` is incremented "midway" between overflows (at counter value 0x8000)
|
||||||
|
//
|
||||||
|
// Therefore, when `period` is even, counter is in 0..0x7FFF. When odd, counter is in 0x8000..0xFFFF
|
||||||
|
// This allows for now() to return the correct value even if it races an overflow.
|
||||||
|
//
|
||||||
|
// To get `now()`, `period` is read first, then `counter` is read. If the counter value matches
|
||||||
|
// the expected range for the `period` parity, we're done. If it doesn't, this means that
|
||||||
|
// a new period start has raced us between reading `period` and `counter`, so we assume the `counter` value
|
||||||
|
// corresponds to the next period.
|
||||||
|
//
|
||||||
|
// `period` is a 32bit integer, so It overflows on 2^32 * 2^15 / 32768 seconds of uptime, which is 136 years.
|
||||||
|
fn calc_now(period: u32, counter: u16) -> u64 {
|
||||||
|
((period as u64) << 15) + ((counter as u32 ^ ((period & 1) << 15)) as u64)
|
||||||
|
}
|
||||||
|
|
||||||
|
struct AlarmState {
|
||||||
|
timestamp: Cell<u64>,
|
||||||
|
callback: Cell<Option<(fn(*mut ()), *mut ())>>,
|
||||||
|
}
|
||||||
|
|
||||||
|
impl AlarmState {
|
||||||
|
fn new() -> Self {
|
||||||
|
Self {
|
||||||
|
timestamp: Cell::new(u64::MAX),
|
||||||
|
callback: Cell::new(None),
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
// TODO: This is sometimes wasteful, try to find a better way
|
||||||
|
const ALARM_COUNT: usize = 3;
|
||||||
|
|
||||||
|
/// RTC timer that can be used by the executor and to set alarms.
|
||||||
|
///
|
||||||
|
/// It can work with Timers 2, 3, 4, 5, 9 and 12. Timers 9 and 12 only have one alarm available,
|
||||||
|
/// while the others have three each.
|
||||||
|
/// This timer works internally with a unit of 2^15 ticks, which means that if a call to
|
||||||
|
/// [`embassy::time::Clock::now`] is blocked for that amount of ticks the returned value will be
|
||||||
|
/// wrong (an old value). The current default tick rate is 32768 ticks per second.
|
||||||
|
pub struct RTC<T: Instance> {
|
||||||
|
rtc: T,
|
||||||
|
irq: T::Interrupt,
|
||||||
|
|
||||||
|
/// Number of 2^23 periods elapsed since boot.
|
||||||
|
period: AtomicU32,
|
||||||
|
|
||||||
|
/// Timestamp at which to fire alarm. u64::MAX if no alarm is scheduled.
|
||||||
|
alarms: Mutex<[AlarmState; ALARM_COUNT]>,
|
||||||
|
|
||||||
|
clocks: Clocks,
|
||||||
|
}
|
||||||
|
|
||||||
|
impl<T: Instance> RTC<T> {
|
||||||
|
pub fn new(rtc: T, irq: T::Interrupt, clocks: Clocks) -> Self {
|
||||||
|
Self {
|
||||||
|
rtc,
|
||||||
|
irq,
|
||||||
|
period: AtomicU32::new(0),
|
||||||
|
alarms: Mutex::new([AlarmState::new(), AlarmState::new(), AlarmState::new()]),
|
||||||
|
clocks,
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
pub fn start(&'static self) {
|
||||||
|
self.rtc.enable_clock();
|
||||||
|
self.rtc.stop_and_reset();
|
||||||
|
|
||||||
|
let multiplier = if T::ppre(&self.clocks) == 1 { 1 } else { 2 };
|
||||||
|
let freq = T::pclk(&self.clocks) * multiplier;
|
||||||
|
let psc = freq / TICKS_PER_SECOND as u32 - 1;
|
||||||
|
let psc: u16 = psc.try_into().unwrap();
|
||||||
|
|
||||||
|
self.rtc.set_psc_arr(psc, u16::MAX);
|
||||||
|
// Mid-way point
|
||||||
|
self.rtc.set_compare(0, 0x8000);
|
||||||
|
self.rtc.set_compare_interrupt(0, true);
|
||||||
|
|
||||||
|
self.irq.set_handler(
|
||||||
|
|ptr| unsafe {
|
||||||
|
let this = &*(ptr as *const () as *const Self);
|
||||||
|
this.on_interrupt();
|
||||||
|
},
|
||||||
|
self as *const _ as *mut _,
|
||||||
|
);
|
||||||
|
self.irq.unpend();
|
||||||
|
self.irq.enable();
|
||||||
|
|
||||||
|
self.rtc.start();
|
||||||
|
}
|
||||||
|
|
||||||
|
fn on_interrupt(&self) {
|
||||||
|
if self.rtc.overflow_interrupt_status() {
|
||||||
|
self.rtc.overflow_clear_flag();
|
||||||
|
self.next_period();
|
||||||
|
}
|
||||||
|
|
||||||
|
// Half overflow
|
||||||
|
if self.rtc.compare_interrupt_status(0) {
|
||||||
|
self.rtc.compare_clear_flag(0);
|
||||||
|
self.next_period();
|
||||||
|
}
|
||||||
|
|
||||||
|
for n in 1..=ALARM_COUNT {
|
||||||
|
if self.rtc.compare_interrupt_status(n) {
|
||||||
|
self.rtc.compare_clear_flag(n);
|
||||||
|
interrupt::free(|cs| self.trigger_alarm(n, cs));
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn next_period(&self) {
|
||||||
|
interrupt::free(|cs| {
|
||||||
|
let period = self.period.fetch_add(1, Ordering::Relaxed) + 1;
|
||||||
|
let t = (period as u64) << 15;
|
||||||
|
|
||||||
|
for n in 1..=ALARM_COUNT {
|
||||||
|
let alarm = &self.alarms.borrow(cs)[n - 1];
|
||||||
|
let at = alarm.timestamp.get();
|
||||||
|
|
||||||
|
let diff = at - t;
|
||||||
|
if diff < 0xc000 {
|
||||||
|
self.rtc.set_compare(n, at as u16);
|
||||||
|
self.rtc.set_compare_interrupt(n, true);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
})
|
||||||
|
}
|
||||||
|
|
||||||
|
fn trigger_alarm(&self, n: usize, cs: &CriticalSection) {
|
||||||
|
self.rtc.set_compare_interrupt(n, false);
|
||||||
|
|
||||||
|
let alarm = &self.alarms.borrow(cs)[n - 1];
|
||||||
|
alarm.timestamp.set(u64::MAX);
|
||||||
|
|
||||||
|
// Call after clearing alarm, so the callback can set another alarm.
|
||||||
|
if let Some((f, ctx)) = alarm.callback.get() {
|
||||||
|
f(ctx);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_alarm_callback(&self, n: usize, callback: fn(*mut ()), ctx: *mut ()) {
|
||||||
|
interrupt::free(|cs| {
|
||||||
|
let alarm = &self.alarms.borrow(cs)[n - 1];
|
||||||
|
alarm.callback.set(Some((callback, ctx)));
|
||||||
|
})
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_alarm(&self, n: usize, timestamp: u64) {
|
||||||
|
interrupt::free(|cs| {
|
||||||
|
let alarm = &self.alarms.borrow(cs)[n - 1];
|
||||||
|
alarm.timestamp.set(timestamp);
|
||||||
|
|
||||||
|
let t = self.now();
|
||||||
|
if timestamp <= t {
|
||||||
|
self.trigger_alarm(n, cs);
|
||||||
|
return;
|
||||||
|
}
|
||||||
|
|
||||||
|
let diff = timestamp - t;
|
||||||
|
if diff < 0xc000 {
|
||||||
|
let safe_timestamp = timestamp.max(t + 3);
|
||||||
|
self.rtc.set_compare(n, safe_timestamp as u16);
|
||||||
|
self.rtc.set_compare_interrupt(n, true);
|
||||||
|
} else {
|
||||||
|
self.rtc.set_compare_interrupt(n, false);
|
||||||
|
}
|
||||||
|
})
|
||||||
|
}
|
||||||
|
|
||||||
|
pub fn alarm1(&'static self) -> Alarm<T> {
|
||||||
|
Alarm { n: 1, rtc: self }
|
||||||
|
}
|
||||||
|
pub fn alarm2(&'static self) -> Option<Alarm<T>> {
|
||||||
|
if T::REAL_ALARM_COUNT >= 2 {
|
||||||
|
Some(Alarm { n: 2, rtc: self })
|
||||||
|
} else {
|
||||||
|
None
|
||||||
|
}
|
||||||
|
}
|
||||||
|
pub fn alarm3(&'static self) -> Option<Alarm<T>> {
|
||||||
|
if T::REAL_ALARM_COUNT >= 3 {
|
||||||
|
Some(Alarm { n: 3, rtc: self })
|
||||||
|
} else {
|
||||||
|
None
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
impl<T: Instance> embassy::time::Clock for RTC<T> {
|
||||||
|
fn now(&self) -> u64 {
|
||||||
|
let period = self.period.load(Ordering::Relaxed);
|
||||||
|
compiler_fence(Ordering::Acquire);
|
||||||
|
let counter = self.rtc.counter();
|
||||||
|
calc_now(period, counter)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
pub struct Alarm<T: Instance> {
|
||||||
|
n: usize,
|
||||||
|
rtc: &'static RTC<T>,
|
||||||
|
}
|
||||||
|
|
||||||
|
impl<T: Instance> embassy::time::Alarm for Alarm<T> {
|
||||||
|
fn set_callback(&self, callback: fn(*mut ()), ctx: *mut ()) {
|
||||||
|
self.rtc.set_alarm_callback(self.n, callback, ctx);
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set(&self, timestamp: u64) {
|
||||||
|
self.rtc.set_alarm(self.n, timestamp);
|
||||||
|
}
|
||||||
|
|
||||||
|
fn clear(&self) {
|
||||||
|
self.rtc.set_alarm(self.n, u64::MAX);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
mod sealed {
|
||||||
|
pub trait Sealed {}
|
||||||
|
}
|
||||||
|
|
||||||
|
pub trait Instance: sealed::Sealed + Sized + 'static {
|
||||||
|
type Interrupt: OwnedInterrupt;
|
||||||
|
const REAL_ALARM_COUNT: usize;
|
||||||
|
|
||||||
|
fn enable_clock(&self);
|
||||||
|
fn set_compare(&self, n: usize, value: u16);
|
||||||
|
fn set_compare_interrupt(&self, n: usize, enable: bool);
|
||||||
|
fn compare_interrupt_status(&self, n: usize) -> bool;
|
||||||
|
fn compare_clear_flag(&self, n: usize);
|
||||||
|
fn overflow_interrupt_status(&self) -> bool;
|
||||||
|
fn overflow_clear_flag(&self);
|
||||||
|
// This method should ensure that the values are really updated before returning
|
||||||
|
fn set_psc_arr(&self, psc: u16, arr: u16);
|
||||||
|
fn stop_and_reset(&self);
|
||||||
|
fn start(&self);
|
||||||
|
fn counter(&self) -> u16;
|
||||||
|
fn ppre(clocks: &Clocks) -> u8;
|
||||||
|
fn pclk(clocks: &Clocks) -> u32;
|
||||||
|
}
|
||||||
|
|
||||||
|
#[allow(unused_macros)]
|
||||||
|
macro_rules! impl_timer {
|
||||||
|
($module:ident: ($TYPE:ident, $INT:ident, $apbenr:ident, $enrbit:expr, $apbrstr:ident, $rstrbit:expr, $ppre:ident, $pclk: ident), 3) => {
|
||||||
|
mod $module {
|
||||||
|
use super::*;
|
||||||
|
use stm32f4xx_hal::pac::{$TYPE, RCC};
|
||||||
|
|
||||||
|
impl sealed::Sealed for $TYPE {}
|
||||||
|
|
||||||
|
impl Instance for $TYPE {
|
||||||
|
type Interrupt = interrupt::$INT;
|
||||||
|
const REAL_ALARM_COUNT: usize = 3;
|
||||||
|
|
||||||
|
fn enable_clock(&self) {
|
||||||
|
// NOTE(unsafe) It will only be used for atomic operations
|
||||||
|
unsafe {
|
||||||
|
let rcc = &*RCC::ptr();
|
||||||
|
|
||||||
|
bb::set(&rcc.$apbenr, $enrbit);
|
||||||
|
bb::set(&rcc.$apbrstr, $rstrbit);
|
||||||
|
bb::clear(&rcc.$apbrstr, $rstrbit);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_compare(&self, n: usize, value: u16) {
|
||||||
|
// NOTE(unsafe) these registers accept all the range of u16 values
|
||||||
|
match n {
|
||||||
|
0 => self.ccr1.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
1 => self.ccr2.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
2 => self.ccr3.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
3 => self.ccr4.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
_ => {}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_compare_interrupt(&self, n: usize, enable: bool) {
|
||||||
|
if n > 3 {
|
||||||
|
return;
|
||||||
|
}
|
||||||
|
let bit = n as u8 + 1;
|
||||||
|
unsafe {
|
||||||
|
if enable {
|
||||||
|
bb::set(&self.dier, bit);
|
||||||
|
} else {
|
||||||
|
bb::clear(&self.dier, bit);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn compare_interrupt_status(&self, n: usize) -> bool {
|
||||||
|
let status = self.sr.read();
|
||||||
|
match n {
|
||||||
|
0 => status.cc1if().bit_is_set(),
|
||||||
|
1 => status.cc2if().bit_is_set(),
|
||||||
|
2 => status.cc3if().bit_is_set(),
|
||||||
|
3 => status.cc4if().bit_is_set(),
|
||||||
|
_ => false,
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn compare_clear_flag(&self, n: usize) {
|
||||||
|
if n > 3 {
|
||||||
|
return;
|
||||||
|
}
|
||||||
|
let bit = n as u8 + 1;
|
||||||
|
unsafe {
|
||||||
|
bb::clear(&self.sr, bit);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn overflow_interrupt_status(&self) -> bool {
|
||||||
|
self.sr.read().uif().bit_is_set()
|
||||||
|
}
|
||||||
|
|
||||||
|
fn overflow_clear_flag(&self) {
|
||||||
|
unsafe {
|
||||||
|
bb::clear(&self.sr, 0);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_psc_arr(&self, psc: u16, arr: u16) {
|
||||||
|
// NOTE(unsafe) All u16 values are valid
|
||||||
|
self.psc.write(|w| unsafe { w.bits(psc.into()) });
|
||||||
|
self.arr.write(|w| unsafe { w.bits(arr.into()) });
|
||||||
|
|
||||||
|
unsafe {
|
||||||
|
// Set URS, generate update, clear URS
|
||||||
|
bb::set(&self.cr1, 2);
|
||||||
|
self.egr.write(|w| w.ug().set_bit());
|
||||||
|
bb::clear(&self.cr1, 2);
|
||||||
|
}
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}
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||||||
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|
fn stop_and_reset(&self) {
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||||||
|
unsafe {
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||||||
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bb::clear(&self.cr1, 0);
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||||||
|
}
|
||||||
|
self.cnt.reset();
|
||||||
|
}
|
||||||
|
|
||||||
|
fn start(&self) {
|
||||||
|
unsafe { bb::set(&self.cr1, 0) }
|
||||||
|
}
|
||||||
|
|
||||||
|
fn counter(&self) -> u16 {
|
||||||
|
self.cnt.read().bits() as u16
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||||||
|
}
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|
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|
fn ppre(clocks: &Clocks) -> u8 {
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||||||
|
clocks.$ppre()
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||||||
|
}
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|
|
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|
fn pclk(clocks: &Clocks) -> u32 {
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|
clocks.$pclk().0
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}
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||||||
|
}
|
||||||
|
}
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|
};
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||||||
|
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|
($module:ident: ($TYPE:ident, $INT:ident, $apbenr:ident, $enrbit:expr, $apbrstr:ident, $rstrbit:expr, $ppre:ident, $pclk: ident), 1) => {
|
||||||
|
mod $module {
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|
use super::*;
|
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|
use stm32f4xx_hal::pac::{$TYPE, RCC};
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|
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impl sealed::Sealed for $TYPE {}
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|
impl Instance for $TYPE {
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type Interrupt = interrupt::$INT;
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|
const REAL_ALARM_COUNT: usize = 1;
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fn enable_clock(&self) {
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// NOTE(unsafe) It will only be used for atomic operations
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unsafe {
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let rcc = &*RCC::ptr();
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|
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bb::set(&rcc.$apbenr, $enrbit);
|
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|
bb::set(&rcc.$apbrstr, $rstrbit);
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||||||
|
bb::clear(&rcc.$apbrstr, $rstrbit);
|
||||||
|
}
|
||||||
|
}
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|
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||||||
|
fn set_compare(&self, n: usize, value: u16) {
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|
// NOTE(unsafe) these registers accept all the range of u16 values
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match n {
|
||||||
|
0 => self.ccr1.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
1 => self.ccr2.write(|w| unsafe { w.bits(value.into()) }),
|
||||||
|
_ => {}
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|
}
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||||||
|
}
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|
|
||||||
|
fn set_compare_interrupt(&self, n: usize, enable: bool) {
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|
if n > 1 {
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||||||
|
return;
|
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|
}
|
||||||
|
let bit = n as u8 + 1;
|
||||||
|
unsafe {
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||||||
|
if enable {
|
||||||
|
bb::set(&self.dier, bit);
|
||||||
|
} else {
|
||||||
|
bb::clear(&self.dier, bit);
|
||||||
|
}
|
||||||
|
}
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||||||
|
}
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||||||
|
|
||||||
|
fn compare_interrupt_status(&self, n: usize) -> bool {
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|
let status = self.sr.read();
|
||||||
|
match n {
|
||||||
|
0 => status.cc1if().bit_is_set(),
|
||||||
|
1 => status.cc2if().bit_is_set(),
|
||||||
|
_ => false,
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn compare_clear_flag(&self, n: usize) {
|
||||||
|
if n > 1 {
|
||||||
|
return;
|
||||||
|
}
|
||||||
|
let bit = n as u8 + 1;
|
||||||
|
unsafe {
|
||||||
|
bb::clear(&self.sr, bit);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn overflow_interrupt_status(&self) -> bool {
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|
self.sr.read().uif().bit_is_set()
|
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|
}
|
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|
|
||||||
|
fn overflow_clear_flag(&self) {
|
||||||
|
unsafe {
|
||||||
|
bb::clear(&self.sr, 0);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn set_psc_arr(&self, psc: u16, arr: u16) {
|
||||||
|
// NOTE(unsafe) All u16 values are valid
|
||||||
|
self.psc.write(|w| unsafe { w.bits(psc.into()) });
|
||||||
|
self.arr.write(|w| unsafe { w.bits(arr.into()) });
|
||||||
|
|
||||||
|
unsafe {
|
||||||
|
// Set URS, generate update, clear URS
|
||||||
|
bb::set(&self.cr1, 2);
|
||||||
|
self.egr.write(|w| w.ug().set_bit());
|
||||||
|
bb::clear(&self.cr1, 2);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
fn stop_and_reset(&self) {
|
||||||
|
unsafe {
|
||||||
|
bb::clear(&self.cr1, 0);
|
||||||
|
}
|
||||||
|
self.cnt.reset();
|
||||||
|
}
|
||||||
|
|
||||||
|
fn start(&self) {
|
||||||
|
unsafe { bb::set(&self.cr1, 0) }
|
||||||
|
}
|
||||||
|
|
||||||
|
fn counter(&self) -> u16 {
|
||||||
|
self.cnt.read().bits() as u16
|
||||||
|
}
|
||||||
|
|
||||||
|
fn ppre(clocks: &Clocks) -> u8 {
|
||||||
|
clocks.$ppre()
|
||||||
|
}
|
||||||
|
|
||||||
|
fn pclk(clocks: &Clocks) -> u32 {
|
||||||
|
clocks.$pclk().0
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
};
|
||||||
|
}
|
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|
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|
#[cfg(not(feature = "stm32f410"))]
|
||||||
|
impl_timer!(tim2: (TIM2, TIM2Interrupt, apb1enr, 0, apb1rstr, 0, ppre1, pclk1), 3);
|
||||||
|
|
||||||
|
#[cfg(not(feature = "stm32f410"))]
|
||||||
|
impl_timer!(tim3: (TIM3, TIM3Interrupt, apb1enr, 1, apb1rstr, 1, ppre1, pclk1), 3);
|
||||||
|
|
||||||
|
#[cfg(not(feature = "stm32f410"))]
|
||||||
|
impl_timer!(tim4: (TIM4, TIM4Interrupt, apb1enr, 2, apb1rstr, 2, ppre1, pclk1), 3);
|
||||||
|
|
||||||
|
impl_timer!(tim5: (TIM5, TIM5Interrupt, apb1enr, 3, apb1rstr, 3, ppre1, pclk1), 3);
|
||||||
|
|
||||||
|
impl_timer!(tim9: (TIM9, TIM1_BRK_TIM9Interrupt, apb2enr, 16, apb2rstr, 16, ppre2, pclk2), 1);
|
||||||
|
|
||||||
|
#[cfg(not(any(feature = "stm32f401", feature = "stm32f410", feature = "stm32f411")))]
|
||||||
|
impl_timer!(tim12: (TIM12, TIM8_BRK_TIM12Interrupt, apb1enr, 6, apb1rstr, 6, ppre1, pclk1), 1);
|
||||||
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